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sábado, junio 6, 2020

Las CPUs podrían subir de precio si EUV NA no está listo en 2023

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Los clientes mandan. Esta es una frase que seguro hemos oído en más de una ocasión y en el sector de los chips no es una excepción. Las fundiciones ofertan un nodo con una serie de rendimientos y precios por oblea, garantizan un suministro y en base a todo esto el cliente decide si comprar o no.

Esto no es noticia como tal, pero hay que tener en cuenta que es el cliente el que va a decidir el tipo de patrón a usar en dichas obleas, por lo que el salto tecnológico donde se encuentre la fundición es primordial para asegurarse la venta.

El crear múltiples patrones a mismo nodo va a ser un problema a muy corto plazo, por lo que EUV solo aliviará parcialmente las necesidades de la industria. La solución llegará desde la misma tecnología ya depurada: EUV NA.

La tecnología da un paso más allá y busca evitar los patrones mediante EUV NA

La pregunta más obvia es sin duda la más pertinente, ¿qué es EUV NA? Antes de responderlo tenemos que ponernos en situación. Desde los 28 nm, la reducción del proceso litográfico ha tenido ciertos problemas para finalizar los grabados.

La solución a estos problemas son los patrones, donde un mayor número de ellos permite lograr una correcta grabación de los transistores y los mapas de las arquitecturas, pero esto conlleva una complejidad mayor y un sobre coste muy elevado a cada patrón utilizado.

No en vano Intel cobra cada CPU como oro en la actualidad por la complejidad de estos diseños, mientras AMD al tener ventaja en el proceso litográfico con TSMC puede ofrecer un mayor número de transistores en un solo patrón, haciendo actualmente que las obleas de los taiwaneses sean rentables económicamente.

Por lo tanto, solo hay dos opciones disponibles desde los 28 nm citados: aumentar el número de patrones o aumentar el llamado NA (Numerical Aperture). El NA va ligado a la lente de la máquina de grabado y permite que a mayor aumento del número de aperturas tenga más precisa es en su ejecución y por lo tanto es posible grabar dichos transistores a menores nanómetros.

Es decir, a mayor NA menor proceso litográfico se consigue.

El año 2023 fecha clave para una nueva crisis en la litografía

euv3

Solo estamos a dos años y medio para que las alarmas suenen en todas las fundiciones del mundo. Hasta ahora la llave la ha tenido ASML, los cuales están suministrando sus NXE: 3400C con EUV a varios de sus socios, Intel incluida, pero esto solo es el primer paso que se tiene que dar para evitar la subida de costes.

Ni AMD, ni Intel ni NVIDIA, por citar tres gigantes del sector, quieren recurrir a múltiples patrones de grabado bajo EUV, pero la realidad es que los 0.33 NA de ASML para 7 nm EUV no son ni mucho menos suficientes para alargar la vida de los procesos litográficos y sus densidades sin el multi-pattern.

El último salto que se podrá lograr con esta tecnología son los ya maduros 5 nm EUV de TSMC y este podría recurrir a doble patrón si el diseño del fabricante es realmente complejo, pero los costos comenzarían a dispararse.

Por ello, ASML trabaja a fondo para presentar sus EXE: 5000 o también llamadas EUV NA, unas nuevas máquinas/estaciones de grabado que van a permitir ir más allá debido a que ofrecerán unas lentes con capacidad de hasta 0.55 NA.

Esto debería permitir a todos sus socios construir y grabar obleas con patrón simple de hasta 3 nm, incluso se rumorea que los 2 nm podrían ser aptos en según que arquitecturas. El problema es que todo va a contrarreloj, la industria aprieta, TSMC, Samsung e Intel intentan responder lo más rápidamente posible y si todo se cumple en 2023 habrán tocado techo y tendrán que recurrir a multi-pattern si EUV NA no está listo, disparando el precio de nuevo.

Máscaras y resistencias, el último paso para EUV NA

euv 2

Cada salto litográfico real (no LPP o similares) ha supuesto una reducción de las especificaciones de los transistores con una media del 0,7X por cada nodo, lo cual reduce el precio del chip por cada uno de ellos.

A partir de los 20 nm se tuvo que optar por dejar los transistores simples (llamados planos) y pasar a la tecnología finFET y 3D para mantener el ratio de ganancia por chip y oblea. Con ello aumentó la complejidad del diseño, la cadencia de los nodos se hizo más larga y hasta hace poco la industria estaba bloqueada por los patrones, máscaras y resistencias.

Estos tres conceptos suponen un desafío constante, ya que no solo es necesarias varias máscaras y patrones, sino que estas tienen que coincidir para dar vida a un IC al ser superpuestas.

Cada paso tiene asignada una nomenclatura M tras un número, donde además se graban a diferentes nanómetros según la capa deseada y la lente utilizada. Llegados al límite de EUV con 5 nm, esto volverá a ser determinante ya que se grabarán a 30 nm en cada máscará para lograr el factor final de dicho nodo.

El problema actual es que añadir máscaras o patrones supone crear resistencias y la mayor lente implica que los transistores finFET no terminen de ser correctamente grabados, lo cual complica todo el proceso, se avanza por un lado pero se empeora por el otro.

Por lo tanto, EUV NA necesitará de otro tipo de transistor de nueva factura, el cual tomará por nombre nanosheet FET, el cual debería llegar el año que viene si nada falla. Con él deberían debutar los 3 nm con EUV NA e inferiores en 2023 y de ahí se daría el salto a los 2 nm, llegando al límite físico del átomo en breve.

Ventajas de EUV NA

ASML-EUV-NA

NA es a la grabación tradicional lo que inmersión a EUV, por lo que tiene una serie de ventajas claras: reducción del ciclo de las fabs, menor número de errores en las alineaciones de las máscaras y una mayor flexibilidad de los diseños.

Además, la menor complejidad implica menores pasos en el proceso y con ello un mejor rendimiento por oblea. Por lo que sabemos, la empresa Zeiss será la encargada de construir las ópticas para las máquinas de ASML en EUV NA, tendremos que esperar pues a que solventen los desafíos, porque actualmente es un sistema muy complejo y costoso.

Lo que parece claro es que si no hay retrasos, a partir de 2023 nos enfrentaremos al súmmum de los problemas: reducir el tamaño de los transistores por debajo del tamaño de los átomos, algo que lleva en estudio más de una década y todas las previsiones son, como poco, fatalistas en su resolución.



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